Bauen Sie Ihren Chip! (3) März 2013

Forum zum ELEKTOR-FPGA-Projekt

Postby ag » Sat Feb 23, 2013 12:00 am

Hallo alle Mitglieder,

hoffentlich kann mir jemand mit besserem Durchblick helfen.

Gleich nachdem der Artikel uns auffordert, mit
"Ausschneiden" und "Einfügen" den Inhalt von top nach clock
zu übertragen, heisst es im nachfolgenden Abschnitt
Die LEDs schliessen Sie in top auf gleiche Weise wie im Beispiel Hello World an.


An was denn? Nach dem Ausschneiden bleibt in top nur noch
Netz CLK_IN mit seinem IBUFG-Puffer
bzw.
die Netze LED1_OUT und LED2_OUT mit den zugehörigen OBUF-Puffern und dem Bus taps
noch übrig.

Da komme ich mir ziemlich doof vor. Oder soll dies nur ein vorab Hinweis auf nachkommende Arbeiten sein, aber nicht an dieser Stelle als Anleitungsschritt zu verstehen?

Ist jemand hier schon weiter gekommen?

Vielen Dank für jegliche Unterstützung,
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Postby klaus boda » Sat Feb 23, 2013 12:00 am

Hallo Ag,

mich hat das auch verwirrt, habe daher nicht ausgeschnitten und eingefügt, sondern das ganze Schema KOPIERT und eingefügt, dann einfach das kopierte Schema von top in clock bearbeitet.

Eine große Hilfe stellen Bild 1 bis Bild 3 der zweiten Seite dar.
Da habe ich mir abgeschaut, wie es aussehen sollte.
Habe also immer wieder Text und Bild verglichen.

Was ich ein wenig happig finde ist, dass man bis "Ein BCD-Zähler" Schritt für Schritt geleitet wird, dann aber alles draufhaben muss bzw. sollte.

Gerade die Hirarchie genauso hinzubekommen, klappte bei mir nicht.

Beim Verdrahten des Siebensegment-Decoders habe ich jetzt mal eine Pause eingelegt; ziemlich viele und eng aneinander liegende Verbindungen, da braucht man schon Zeit.


LG
klaus boda
 
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Postby ag » Sat Feb 23, 2013 12:00 am

Hallo Klaus,

vielen Dank für die Anregungen, aber mit kopieren wird die geforderte Aufräumen von top nicht erreicht. Ich werde es versuchen, indem ich einfach diese mir nicht bergreifliche Schritt (LEDs in top anschliessen) überspringe und die weitere Schritte in clock verfolge und sehe was passiert.

Nachtrag:

Oder soll dies nur ein vorab Hinweis auf nachkommende Arbeiten sein, aber nicht an dieser Stelle als Anleitungsschritt zu verstehen?


Genau dies ist der Fall. Wenn man das ignoriert und einfach weitermacht, laufen alle Schritte wie im Artikel beschrieben, und dann können die LEDs in top an die neue Komponente clock angeschlossen werden, wie zu Beginn von Seite 34 beschrieben.

Viele Grüße,
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Postby klaus boda » Sat Feb 23, 2013 12:00 am

Hallo Ag,

also ich räume top erst auf, nachdem ich wie beschrieben aus dem Schema in clock ein clock-Symbol erzeugt habe, welches ich in top einfügen kann.
So hat man in top erst Bild 1 A, nach dem Aufräumen Bild 1 B.

Dann habe ich in top das Schema mit clock-Symbol wie in Bild 3.

Ist leichter gemacht als zu beschreiben, komme da selber durcheinander

LG
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Postby ag » Sun Feb 24, 2013 12:00 am

Hallo Klaus,

Gerade die Hirarchie genauso hinzubekommen, klappte bei mir nicht.


Ich habe seit ca. 1 Stunde versucht, ein weg zu finden, die im Bild 8 dargestellte Hierarchie hinzubekommen. Ich gebe es aber nun auf und mache einfach weiter. Die hierarchie Darstellung scheint auf die Funktionnalität (zumindest bis hierher) keinen Einfluß zu haben.

Viele Grüße,
Ag
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Postby klaus boda » Sun Feb 24, 2013 12:00 am

Hallo Ag,

funktioniert es also bei Dir,
auch wenn
counter_updown_bcd64 und
decoder_7segment
nicht "Unterpunkte" von
counter_updown_7segment
sind?
Aus den ersten beiden .sch entsteht doch counter_updown_7segment.sch
und ist zusammen mit clock.sch ein Unterpunkt von top.sch.

Wie sieht bei Dir die Hirarchie aus, magst bitte einen Screenshot der Hirarchie von Dir machen?

Noch eine Bitte:
Könntest Du den Schaltplan vom Siebensegment-Decoder zum Download hier einstellen?

LG
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Postby ag » Sun Feb 24, 2013 12:00 am

Hallo Klaus,

nachdem ich den Artikel zu Ende bearbeitet habe, ist die Hierarchie, bis auf clock.sch, wie im Bild 8, daher kann ich deine 1. Frage nicht sinnvoll beantworten. Aber die clock.sch an falschem Platz hat keine Probleme verursacht.

Ein Screenshot ist in der angehängte PDF.

Schlatplan der 7-segment Decoder habe ich auch angehängt.

Viele Grüße,
Ag
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[The extension sch has been deactivated and can no longer be displayed.]

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Postby ag » Sun Feb 24, 2013 12:00 am

Hallo FPGA Mitstreiter,

für alle die, wie ich, sich darüber geärgert haben dass beim einfügen eines Symbols (insbesonders bei Logik Gattern) zich mal auf die gewünschte Symbol klicken, draggen, doppelklicken oder sonstwas verzweifelt versuchen, und dennoch immer wieder das falsche Symbol im Schaltplan vorgesetzt bekommt, hier ein kleiner Trick:

gewünschtes Symbol auswählen, dann unten auf die Schaltfläche "Symbol Info" klicken. Es erscheint ein Fenster mit Info, die man gleich wieder schliessen kann. Beim anschließenden Einfügen im Schaltplan ist garantiert diesemal die gewählte.

Die Schaltfläche ist leider nicht bei selbst generierte Komponenten vorhanden (vermutlich weil ein Infoblatt dazu erst gepflegt werden muss), aber da habe ich bis jetzt nur selten mit Probleme gehabt.

Viele Grüße.
Ag
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Postby klaus boda » Sun Feb 24, 2013 12:00 am

Ag
...
Ein Screenshot ist in der angehängte PDF.

Schaltplan der 7-segment Decoder habe ich auch angehängt.
...
Viele Grüße,
Ag


Vielen herzlichen Dank!

LG Klaus
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Postby ag » Mon Feb 25, 2013 12:00 am

Hallo FPGA-ler,

ich wollte die neue Beschaltung testen und habe 2 verschiedene alte analog SAT Receiver und das Steuergeräte von eine Badewanne Sprudelanlage ausgeschlachtet auf der Suche nach ein common cathode 7-segment Anzeige. Leider haben sich alle als common anode herausgestellt. Anstatt mir neue Teile zu bestellen, stellte sich bei mir die Frage, wie kann ich die FPGA Schaltung umbauen, um für common anode Anzeigen kompatible zu sein. Simplistisch dachte ich mir, man könnte je ein Inverter vor dem Ausgangspuffer zwischenschalten, und dann die common anode Leitungen an VCCAUX legen. Ich möchte aber mein FPGA nicht zerstören und bin nicht sicher ob diese eine gangbare Lösung wäre. Kann mir jemand mit FPGA Erfahung hier ein Rat geben?

Besten Dank,
Ag
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